Kiểm soát tĩnh điện và bụi trong nhà máy sản xuất bán dẫn- Phần 3: Mặt nạ quang khắc ( Reticle)

3.1 Quang khắc

Quy trình sản xuất bán dẫn giai đoạn đầu sử dụng công nghệ quang khắc để tham khảo các mẫu từ mặt nạ (lưới) lên bề mặt tấm wafer. Một hình ảnh được chiếu lên bề mặt wafer sao cho mẫu trên wafer có kích thước nhỏ hơn nhiều so với mẫu trên mặt nạ. Mặt nạ thường có kích thước 150 mm x 150 mm x 6 mm (6 inch x 6 inch x 0,25 inch). Mặt nạ rất nhạy cảm với trường điện, và nếu bị hư hỏng, chúng có thể gây ra các sự kiện không hoạt động hoặc chỉ hoạt động ở giới hạn.

Mỗi năm, các chip thiết kế mới được phát triển với kích thước cụ thể (kích thước quan trọng – CD) ngày càng nhỏ hơn để cải thiện hiệu suất và tối ưu hóa chi phí sản xuất. Những thiết kế hiện đại này đặt ra yêu cầu cao hơn đối với công nghệ quang học để tạo ra các siêu cấu trúc cấu trúc nhỏ. Điều này đòi hỏi độ phân giải cao hơn, dẫn đến các mặt nạ đắp mặt hơn. Độ nhạy của điện tĩnh (ESD) cũng tăng lên khi giảm kích thước cụ thể.

Nguyên lý tạo mẫu bằng quang giải quyết rất đơn giản, tuy nhiên, các chi tiết kỹ thuật trở nên phức tạp hơn theo từng năm. Mẫu mặt nạ được chiếu lên bề mặt wafer dưới dạng hình ảnh âm hoặc dương (xem Hình 5). Để đảm bảo tỷ lệ sản phẩm đạt tiêu chuẩn cao trong quy trình khắc phục, mặt nạ phải hoàn hảo.

Cần phải sử dụng bước sóng ngắn hơn để đạt được hoa văn có kích thước nhỏ hơn

Hầu hết các chip được sản xuất ngày nay đều có kích thước đặc điểm hiện đại (<< 100 nm) và sử dụng nguồn sáng UV sâu (DUV) 365 nm, 248 nm hoặc 193 nm (cùng với OPC và MoSi). Công nghệ đó đã đạt đến giới hạn của nó và cần có công nghệ mới để in các cấu trúc thậm chí còn nhỏ hơn. Bước tiếp theo là quang khắc cực tím (EUV), sẽ được thảo luận sau.

3.2 Quang khắc xuyên thấu

3.2.1 Quang Khắc Truyền Xuyên (Transmission Photolithography)

Quang khắc trong dải quang phổ từ ánh sáng nhìn thấy đến tia cực tím (≤193 nm) sử dụng kỹ thuật truyền xuyên. Điều này bao gồm cả các mặt nạ OPC. Tất cả các cấu trúc này đều được tạo thành từ lớp chrome trên nền thạch anh. Thạch anh mang lại độ ổn định kích thước tuyệt vời cho mặt nạ, trong khi chrome tương đối dễ gia công bằng laser. Những cấu trúc này chiếm phần lớn các mặt nạ được sử dụng hiện nay. Do mặt nạ bao gồm số lượng lớn các cấu trúc dẫn điện cực nhỏ trên một bề mặt cách điện rất tốt, chúng cực kỳ nhạy cảm với hư hỏng do phóng tĩnh điện (ESD) gây ra từ các trường điện.

Một mặt nạ loại truyền xuyên được minh họa trong Hình 8. Mặt nạ có một vòng chrome xung quanh chu vi của nó, được gọi là vòng bảo vệ (guard ring). Khi quét kiểm tra một mặt nạ sản xuất có vòng bảo vệ, người ta thường thấy hư hỏng xuất hiện nhiều nhất giữa các mép cấu trúc và vòng bảo vệ (xem Hình 9). Những phát hiện ban đầu này dẫn đến kết luận rằng sự phóng tĩnh điện là nguyên nhân gây ra hư hỏng. Điều này phù hợp với nguyên lý đã biết rằng các vật dẫn đặt gần nhau chỉ chịu được một mức chênh lệch điện áp rất nhỏ trước khi xảy ra hiện tượng phóng điện [6,7].

Các nghiên cứu toàn diện hơn [8,9] sử dụng công cụ Canary Reticle đã chỉ ra [10] rằng hư hỏng xảy ra do điện áp cảm ứng trên từng cấu trúc chrome riêng lẻ. Canary Reticle là một bố cục mặt nạ được thiết kế để tối đa hóa độ nhạy với trường điện của các cấu trúc chrome trên nền thạch anh. Cơ chế gây hư hỏng là cảm ứng điện áp do các trường điện trên bề mặt mặt nạ. Các trường này có thể do điện tích trên bề mặt thạch anh, nhưng phổ biến hơn là từ các nguồn bên ngoài, chẳng hạn như điện tích trên vỏ bảo vệ mặt nạ hoặc các vật thể tích điện lân cận. Các đường trường điện bị ảnh hưởng bởi các cấu trúc nối đất, chẳng hạn như khe cắm trong giá lưu trữ mặt nạ, vòng bảo vệ nối đất hoặc bất kỳ cấu trúc nào được nối đất trong hộp lưu trữ mặt nạ.

Những nghiên cứu này đã cho phép tính toán các đường đẳng điện áp trên mặt nạ dựa trên các vật thể tích điện và các điểm nối đất trong môi trường xung quanh. Chúng đã đưa ra nhiều kết luận, bao gồm:

Hư hỏng mặt nạ do trường điện từ các vật thể tích điện gần đó gây ra. Vì vậy, cần đặc biệt cẩn trọng để tránh các vật dẫn điện bị nổi (floating conductors) và các vật cách điện tích điện gần mặt nạ, chẳng hạn như giá lưu trữ mặt nạ (reticle stocker).

Việc nối đất vòng bảo vệ (guard ring) có thể làm tăng nguy cơ hư hỏng mặt nạ.

Các điện tích gần mặt nạ có thể gây hư hỏng mặt nạ.

Điện tích trên vỏ bảo vệ mặt nạ có thể gây ra phóng điện lên mặt nạ.

Các điểm nối đất gần mặt nạ có thể “khuếch đại” cường độ trường điện tại mặt nạ, làm tăng nguy cơ phóng điện trên bề mặt mặt nạ.

Ngoài hư hỏng mặt nạ do phóng tĩnh điện (ESD), còn có một cơ chế hư hỏng khác gọi là di chuyển điện trường (Electric Field Migration – EFM). Hư hỏng này tích lũy dần theo thời gian khi có một trường điện không đổi trong thời gian dài.

Vỏ Bảo Vệ Mặt Nạ và Tính Chất Điện Tĩnh

Một số vỏ bảo vệ mặt nạ (reticle pod) được làm từ nhựa phân tán tĩnh điện (dissipative plastic) và có khả năng tiêu tán điện tích bề mặt khi được nối đất. Loại cấu trúc lưu trữ này là một giải pháp tốt vì nó loại bỏ một nguồn tạo ra trường điện không mong muốn. Tuy nhiên, có một số lưu ý quan trọng:

• Vỏ bảo vệ phân tán tĩnh điện phải được nối đất để tiêu tán điện tích tĩnh trên bề mặt vỏ.
• Vỏ bảo vệ phân tán tĩnh điện không cung cấp khả năng che chắn đáng kể khỏi các trường điện bên ngoài [13]. Bất kỳ điện tích nào gần vỏ bảo vệ đều có thể tạo ra trường điện bên trong nó.
• Mặt nạ tích điện bên trong một vỏ bảo vệ nối đất có nguy cơ cao bị phóng tĩnh điện (ESD).

Bất kỳ mảnh vụn nào trên bề mặt mặt nạ đều có thể bị chiếu lên tấm wafer trong quá trình sản xuất, gây ảnh hưởng đến chất lượng sản phẩm. Do đó, việc tránh ô nhiễm vi mô (microcontamination) trên bề mặt mặt nạ là rất quan trọng để đảm bảo năng suất sản xuất.

Vì lý do này, mặt nạ được trang bị một lớp vỏ nhựa trong suốt để ngăn chặn các hạt bụi lọt vào mặt phẳng tiêu điểm. Lớp bảo vệ này được gọi là pellicle (xem Hình 12).

Tính Chất Điện Tĩnh của Pellicle

Có hai điểm quan trọng liên quan đến tính chất điện tĩnh của pellicle:

1. Pellicle là vật cách điện, do đó, nó dễ bị nhiễm bẩn do lực hút tĩnh điện (ESA – Electrostatic Attraction). Việc sử dụng ion hóa không khí (air ionization) là rất quan trọng để giữ sạch pellicle. Điều này áp dụng trong xưởng sản xuất mặt nạ (mask shop) và nhà máy sản xuất (fab) tại khu vực kiểm tra. Nếu không thể tránh tiếp xúc hoàn toàn với pellicle, cần áp dụng ion hóa không khí khi mở vỏ bảo vệ mặt nạ. Pellicle cũng nên được tiếp xúc với ion hóa không khí trong quá trình sửa chữa.
2. Là một vật cách điện, pellicle cô lập thể tích không khí giữa nó và mặt nạ, vì vậy việc bổ sung ion hóa không khí không làm sạch bề mặt mặt nạ bên dưới pellicle.

3.2.2 EUV

Công nghệ tiên tiến này đang nổi lên và chỉ được sử dụng bởi các nhà máy công nghệ cao nhất. Việc triển khai công nghệ hiện tại sử dụng các photon 13,5 nm để đạt được kích thước tính năng nhỏ của các mạch tích hợp rất hiện đại. Nó được thực hiện trong chân không vì cả không khí và nitơ đều không trong suốt đối với ánh sáng EUV. Nó sử dụng phản xạ từ bề mặt lưới vì thạch anh cũng không trong suốt đối với các photon 13,5 nm. Thay vì thấu kính, quang khắc EUV sử dụng gương không phẳng để tạo ra độ phóng đại âm để đạt được kích thước hình ảnh nhỏ chạm tới bề mặt wafer (xem Hình 13). Các lưới EUV có các lớp màng mỏng để kiểm soát ô nhiễm, giống như các lưới truyền dẫn.

3.3 Kết Nối Die-to-Die và Wafer-to-Wafer

Heterogeneous Integration (tích hợp không đồng nhất), đặc biệt là công nghệ xếp chồng 2.5D và 3D, là một kỹ thuật lắp ráp bán dẫn (semi-fab) giúp kết nối trực tiếp các dies (hay còn gọi là chiplets) vào một gói mạch tích hợp duy nhất.

Lợi ích của công nghệ này:

• Mật độ linh kiện cao hơn
• Tăng hiệu suất hoạt động
• Giảm tiêu thụ điện năng do khoảng cách kết nối ngắn hơn
• Linh hoạt hơn trong thiết kế, vì chỉ những chiplets cần thiết mới được tích hợp vào gói mạch

So sánh công nghệ 2.5D và 3D stacking:

• 2.5D stacking:
  • Các chiplets được đặt cạnh nhau trên interposer
  • Interposer có mật độ kết nối cao hơn so với mạch in PCB truyền thống
• 3D stacking:
  • Các chiplets được xếp chồng lên nhau theo chiều dọc
  • Khoảng cách kết nối ngắn hơn so với 2.5D, giúp tiết kiệm không gian bề mặt ngang

Công nghệ hybrid bonding:

Ngành công nghiệp bán dẫn đã bắt đầu sử dụng hybrid bonding cùng với micro-bump bonding:

• Micro-bump: Kết nối các chiplets bằng hàn
• Hybrid bonding:
  • Không cần hàn
  • Liên kết dielectric giữa hai chiplets
  • Kết nối điện thông qua tiếp xúc trực tiếp đồng-đồng (Cu-Cu)

Công nghệ hybrid bonding giúp giảm kích thước kết nối và cải thiện hiệu suất điện, phù hợp với xu hướng thu nhỏ và tối ưu hóa hiệu năng trong ngành bán dẫn.

Mức Mục Tiêu trong CDM ESD và Tác Động Đến Kết Nối Die-to-Die

White Paper 2 của Target Levels đã công bố nghiên cứu về việc giảm tiêu chuẩn ESD CDM (Charged Device Model) ở cấp độ linh kiện, đặc biệt là trong giao diện Die-to-Die (D2D) của công nghệ xếp chồng 2.5D và 3D.

1. Sự khác biệt giữa kiểm tra CDM truyền thống và CDM trong quá trình 3D stacking

• Kết quả kiểm tra CDM trên IC truyền thống khác với CDM trên chiplet.
• Nguyên nhân chính: Điện trở của chân pogo trên máy thử CDM không tồn tại trong thực tế khi xảy ra xả tĩnh điện ở giao diện Die-to-Die, dẫn đến dòng điện đỉnh cao hơn ở cùng mức điện áp.

2. Các phương pháp đánh giá độ bền ESD của giao diện Die-to-Die

Hiện tại, có một số phương pháp thử nghiệm mới đang được phát triển để đánh giá độ bền ESD của giao diện D2D:

• VF-TLP (Very Fast Transmission Line Pulse)
• CC-TLP (Capacitively Coupled TLP)
• LICCDM (Low-Impedance Contact CDM)
• Phát hiện sự kiện điện từ (EM) bằng ăng-ten

3. Thách thức trong kiểm tra ESD ở mức độ chiplet

• Khi khoảng cách giữa các tiếp điểm điện của chiplet nhỏ hơn 10 μm, việc sử dụng TLP để đo lường trở nên gần như không khả thi.
• Một số công ty đã đóng gói chip/chiplet vào một gói thử nghiệm để thực hiện kiểm tra, nhưng điều này không phản ánh điều kiện thực tế, do gói thử nghiệm này không xuất hiện trong quá trình sử dụng thực tế của chiplet.

4. Xu hướng giảm mức tiêu chuẩn CDM trong tương lai

• Theo lộ trình của Industry Council, mức tiêu chuẩn CDM sẽ giảm xuống còn 5V vào năm 2024 và chỉ còn 3V vào năm 2028.
• Mức CDM thấp này đặt ra nhiều thách thức hơn đối với thiết kế và kiểm soát ESD trong quy trình sản xuất chiplet và 3D stacking.

Đo Đạc và Kiểm Soát Sự Kiện Xả Tĩnh Điện (ESD) Trong Giao Diện Die-to-Die

1. Đặc điểm của sự kiện phóng điện ở giao diện Die-to-Die

• Các phép đo sóng điện áp tại giao diện Die-to-Die đã cho thấy:
  • Dòng điện đỉnh từ 100 mA đến hơn 1 A
  • Thời gian tăng (rise time) từ 10 ps đến hơn 100 ps
• Mức độ phóng điện phụ thuộc vào:
  • Điện dung nguồn ban đầu
  • Lượng điện tích có trên die
  • Kích thước và thiết kế của die

2. Thiếu tiêu chuẩn cụ thể về biện pháp bảo vệ ESD trong sản xuất Die-to-Die

• Hiện không có tiêu chuẩn chung về biện pháp bảo vệ ESD cho giao diện Die-to-Die trong dây chuyền sản xuất.
• Việc tạo ra một tiêu chuẩn duy nhất là không khả thi, vì:
  • Mỗi công đoạn sản xuất có quy trình và thiết bị khác nhau.
  • Vật liệu hoặc quy trình có thể thay đổi, ảnh hưởng đến rủi ro ESD.
• Cách tiếp cận tốt nhất là đánh giá từng quy trình sản xuất một cách riêng lẻ, dựa trên hướng dẫn của ANSI/ESD SP17.1.

3. Lợi ích của thiết kế Die-to-Wafer (D2W) và Wafer-to-Wafer (W2W)

• Khi gắn nhiều die trên wafer hoặc gắn wafer với wafer, điện dung tổng thể tăng lên, giúp:
  • Tạo hiệu ứng ghép điện dung (capacitive coupling) giữa die và wafer.
  • Giảm điện áp tĩnh điện khi tiếp xúc trong quá trình lắp ráp.
• Một số nghiên cứu cho rằng vẫn có sự trao đổi điện tích, nhưng với tốc độ chậm hơn, nhờ vào cơ chế ghép điện dung này.

4. Sử dụng ionizer để kiểm soát điện tích trên die và wafer

• Ionizer là phương pháp chính để giảm điện tích trên die hoặc wafer trước khi lắp ráp.
• Do mức chịu đựng điện áp của die có thể thấp đến 5V, nên:
  • Ionizer cần được giám sát liên tục.
  • Nếu không bảo trì đúng cách, ionizer có thể làm tăng điện tích trên die/wafer vượt quá giới hạn chịu đựng.
• Giải pháp tối ưu:
  • Sử dụng ionizer tự cân bằng (inherently balanced ionizers) như soft X-ray ionizer (photon-ionizer) hoặc alpha ionizer, đảm bảo điện tích luôn duy trì ở mức gần bằng 0.

Kết luận

Các quy tắc đã thảo luận ở trên rất quan trọng để góp thủ tránh các vấn đề hư hỏng mặt nạ (mặt kẻ ô). Điều này có nghĩa là việc kiểm soát tĩnh điện phải được thực hiện nghiêm ngặt tại khu vực lưu trữ mặt nạ (ống chứa lưới) và thiết bị phơi sáng (bước). Các biện pháp kiểm soát này cũng phải được áp dụng cho các công cụ kiểm tra mặt nạ tự động, kính hiển thị vi thủ công, công cụ sửa chữa bằng laser và công cụ thay thế viên.

Một chương trình kiểm soát bao gồm các kết quả điện tĩnh:

• Loại bỏ các thiết bị điện ở bất cứ nơi nào có thể.
• Sử dụng điện phân tích vật liệu khi có thể.
• Sử dụng ion hóa không phù hợp cho các vật liệu bắt buộc trong quy trình.
• Nối đất tất cả các dây điện gần khu vực di chuyển của mặt nạ.
• Tuy nhiên, khi xử lý mặt nạ, cần lưu ý các đặc điểm sau:

• Mặt nạ truyền xuyên (mặt truyền) được làm từ thạch anh (thạch anh) và chrome.
• Thạch anh là một cách bắt buộc trong quy trình.
• Cấu hình chrome trên mặt nạ được thiết lập về điện, vì vậy chúng không thể và không thể kết nối với trái đất.
• Vòng bảo vệ (vòng bảo vệ) nên nổi (nổi), nhưng cần sử dụng ion hóa không khí để giảm thiểu tích điện.
• Các mặt nạ đặc biệt nằm bên dưới lớp vỏ cũng được thiết lập về điện và không thể thu phóng điện bằng máy ion hóa.
• Ion hóa học không được trang bị trên bề mặt mặt nạ chỉ được thực hiện khi không có hạt.
• Không thể phóng điện cho không gian giữa hạt và mặt nạ bằng ion hóa không khí vì khu vực này được thiết lập.